专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]多层印刷电路板及其制造方法-CN201910119235.5有效
  • S·伊克塔尼;D·克斯滕 - 桑米纳公司
  • 2014-03-17 - 2022-10-28 - H05K1/11
  • 本公开涉及多层印刷电路板及其制造方法,该多层印刷电路板具有第一以及选择性地定位在该第一中的第一镀抗蚀剂。第二镀抗蚀剂可以被选择性地定位在第一或第二中,第二镀抗蚀剂与第一镀抗蚀剂分离。贯通孔延伸穿过第一、第一镀抗蚀剂以及第二镀抗蚀剂。除了沿着第一镀抗蚀剂与第二镀抗蚀剂之间的长度,贯通孔的内表面被镀有导电材料。这形成了具有与第二通孔段隔离的第一通孔段的分割的镀贯通孔。
  • 多层印刷电路板及其制造方法
  • [发明专利]多层印刷电路板及其制造方法-CN201480021470.4有效
  • S·伊克塔尼;D·克斯滕 - 桑米纳公司
  • 2014-03-17 - 2019-03-15 - H05K3/46
  • 本公开涉及多层印刷电路板及其制造方法,该多层印刷电路板具有第一以及选择性地定位在该第一中的第一镀抗蚀剂。第二镀抗蚀剂可以被选择性地定位在第一或第二中,第二镀抗蚀剂与第一镀抗蚀剂分离。贯通孔延伸穿过第一、第一镀抗蚀剂以及第二镀抗蚀剂。除了沿着第一镀抗蚀剂与第二镀抗蚀剂之间的长度,贯通孔的内表面被镀有导电材料。这形成了具有与第二通孔段隔离的第一通孔段的分割的镀贯通孔。
  • 使用镀制抗蚀剂结构进行同时选择性间隙分割
  • [发明专利]内埋电子元件结构及其制造方法-CN200710198632.3有效
  • 史哲坤 - 日月光半导体制造股份有限公司
  • 2007-12-11 - 2008-05-21 - H01L49/00
  • 其中此内埋电子元件结构包括:下压合、第一夹、第二夹、电子元件、上压合以及连结栓。第一夹设置于下压合之上。设置于第一夹之上。第二夹层位于之上。电子元件埋设于该之中,且电子元件的下表面与第一夹接触,电子元件的上表面与第二夹接触。上压合覆盖于第二夹之上。连结栓邻接于电子元件并贯穿,且分别与第一夹及第二夹连结。本发明解决现有的内埋电子元件因电子元件与封装结构之间的结合力不足,而导致封装体脱或断裂的问题,以达到提升良率与降低制造成本的目的。
  • 电子元件结构及其制造方法
  • [发明专利]双镶嵌式开口结构的制作方法-CN03156045.8无效
  • 吴孟韦;梁恩山;李铿尧;吴素华 - 华邦电子股份有限公司
  • 2003-08-29 - 2005-03-09 - H01L21/768
  • 包括下列步骤:提供一的半导体基底;一具接触孔开口图案的第一光阻于该上;一牺牲于第一光阻上,且填入上述接触孔开口图案;一具内连线开口图案的第二光阻于牺牲上,且第二光阻露出接触孔开口图案上方的牺牲;以第二光阻为罩幕蚀刻牺牲,将内连线开口图案转移至牺牲;以第二光阻为罩幕,依序蚀刻第一光阻,将内连线开口图案转移至,并沿接触孔开口图案蚀刻,以于中形成一接触孔开口。本发明具有简化的制作步骤,可降低制造成本,并避免间的寄生电容增加,降低元件在运作时的RC延迟。
  • 镶嵌开口结构制作方法
  • [发明专利]的制造方法-CN99117965.X有效
  • 史望澄;彭冠杰;赵兰璘 - 世界先进积体电路股份有限公司
  • 1999-08-17 - 2003-11-26 - H01L21/70
  • 一种的制造方法,可应用于电容器。首先提供第一导电,再对第一导电实施一氮化反应,以在其表面形成一氮化物。再形成一具有高介电常数的,并对先后实施一热处理及一氧等离子处理,以终结该中的悬置键,并在该表面吸附布置与悬置键键结的氧。这在表面的一活性氧原子使得后续的氮化钛在镀时,自然形成一极薄的氮氧化物,此氮氧化物薄膜有稳定界面,保护的效果。
  • 介电层制造方法
  • [发明专利]半导体元件的多层内及其制造方法-CN200610001667.9有效
  • 张正宏;陆晓慈;傅竹韵;张文;郑双铭 - 台湾积体电路制造股份有限公司
  • 2006-01-20 - 2006-08-30 - H01L23/522
  • 本发明为提供一种半导体元件的多层内及其制造方法,具体涉及一种增进插塞模组表现的方法,其是包含通过降低内的表面差异度来改善所得的插塞模组表现,其对制造性插塞上将产生较佳的表现。此内是包含多层,第一(610)是保护基底上元件免于受其后续蚀刻制程的损害,同时,一第二(620)是覆盖于此第一之上。由于基底上元件的轮廓表面差异,则借第三(630)用以填充间隙。第四(640)的厚度可使内达到预期的厚度且通过一种可得一非常平坦的内层的方法以完成此内。此种多的运用无须使用化学机械研磨制程即可消除内连线中的轮廓表面差异(填充间隙与平坦化突起处)。
  • 半导体元件多层内介电层及其制造方法
  • [发明专利]半导体装置及其制造方法-CN201810907542.5有效
  • 王朝勋;薛婉容;赵高毅;王美匀 - 台湾积体电路制造股份有限公司
  • 2018-08-10 - 2022-01-28 - H01L29/78
  • 用于形成导孔先金属栅极接触件的方法和结构包含在具有栅极结构的基底上沉积第一,栅极结构具有金属栅极。在第一内形成开口,以露出基底的一部分,以及在开口内沉积第一金属。在第一上及在第一金属上沉积第二。将第一和第二蚀刻,以形成栅极导孔的开口,其露出金属栅极。将第二的一部分移除,以形成接触件开口,其露出第一金属。栅极导孔的开口和接触件开口合并形成复合开口,在复合开口内沉积第二金属,因此将金属栅极连接至第一金属
  • 半导体装置及其制造方法

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